在5月25日召开的电气电子工程师学会（IEEE）国际电路与系统研讨会（ISCAS 2026）上华为公司董事、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中，正式发表“韬（τ）定律”。这是中国在全球半导体领域首次提出指导产业发展的新原则。

华为公司董事、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中，正式发表“韬（τ）定律”。摄影：林渊

什么是“韬（τ）定律”？

“韬定律”提出以“时间（τ）缩微”替代“几何缩微”，作为半导体与电子系统演进的新指导原则。其目标是以系统性降低时间常数τ为核心，通过逻辑折叠（Logic Folding）等创新技术，持续压缩芯片内部的信号传播时延，从而不断提升晶体管密度，实现半导体与电子系统的持续演进。

四大技术路径：构建多层级协同优化体系

“韬定律”并非单一维度的技术改良，而是构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。何庭波在演讲中详细阐释了四个层面的创新路径：

器件层面：通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数

电路层面：通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度，有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升；

芯片层面：通过“软件、架构、芯片”全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间；

系统层面：定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。

基于“韬定律”，华为在过去六年中已成功设计并量产了381款芯片，广泛覆盖了千行百业的需求。华为同时公布了未来路线图：即将于2026年秋季面世的麒麟手机芯片，将完整采用逻辑折叠技术，性能有望大幅提升；预计到2031年，基于“韬定律”的高端芯片晶体管密度将达到1.4纳米制程的同等水平。

如何理解“韬（τ）定律”？

通过查阅资料，笔者整理了一些信息供大家理解“韬定律”。大家可以把华为提出的“时间缩微（τ-scaling）”理解为：不再主要依赖“把晶体管做得更小”（几何缩微），而是让“信号在系统里跑得更快、更短、更少等待”。本质是把性能提升从“空间维度”转移到“时间维度”。

这个定律可以拆成两个核心问题讲清楚：

时间缩微怎么做、逻辑折叠是什么。

一、时间缩微（τ-scaling）到底在缩什么？

在电路/系统层面，时间常数 τ 可以抽象为：

τ ≈ 传播路径长度 × 每级延迟 × 等待/同步开销

所以所谓“时间缩微”，就是系统性压缩这三件事：

1）缩短信号传播路径（物理+架构层）核心手段3D集成（Chiplet / 3D IC / 堆叠）

把“远距离走线”变成“垂直互连”

拓扑从Mesh → 局部集群化 → 分层网络

数据不搬运，计算靠近数据

在先进节点，线延迟已经超过门延迟，这是后摩尔时代的核心瓶颈之一。

2）降低单级逻辑延迟（器件+电路层）方法

更快的器件（FinFET → GAAFET）

电压/阈值动态调节（DVFS、Body Bias）

更激进的标准单元设计（低Vt、高驱动）

这是“时间缩微”最核心、也是华为强调的重点：方法

更深流水线（Pipeline）乱序执行（OoO）数据流架构（Dataflow）异步电路（Async Logic）消除全局同步（Clock Domain优化）本质上就是 减少“空转时间”和“同步等待”二、逻辑折叠（Logic Folding）是什么？

一句话定义：

逻辑折叠 = 用“时间复用”代替“空间复制”，把大规模并行逻辑压缩到更小的物理面积里运行。

直观理解（非常关键）

传统思路（几何扩展）：

100个运算 → 用100个算子并行做

逻辑折叠：100个运算 → 用10个算子，分10个时间片完成

👉 本质就是：空间换时间 → 再用更高频率/更短τ把时间“拿回来”

三、逻辑折叠如何实现（工程手段）1）时间复用（Time Multiplexing）

最基础形式：

一个MAC单元 → 执行多次

一个ALU → 轮流处理多个数据流

典型场景：

AI加速器（张量计算）

DSP

👉 类似“循环展开”的反操作（loop folding）

2）算子重构（Operator Folding）

把复杂计算拆成可复用子结构：例如：

大矩阵乘法 →

分块（tiling）+

复用计算阵列

👉 常见于：

systolic array（脉动阵列）

Transformer加速器

关键点：

计算不是按指令顺序，而是按“数据到达”触发

减少控制依赖 → 减少等待

👉 这直接降低 τ 中的“等待项”

4）存算一体 / 近存计算

把计算嵌入SRAM / NVM

避免“读→算→写”往返

👉 本质是：把逻辑“折叠”进存储结构

5）动态重配置（Reconfigurable Computing）

类似FPGA思想（但更细粒度、更高效）。一个硬件块在不同时间执行不同逻辑。

四、逻辑折叠 vs 传统扩展（关键对比）

维度

几何扩展（传统摩尔）

逻辑折叠（时间缩微）

核心资源

面积

时间

方法

多堆晶体管

复用晶体管

功耗

高（并行多）

更可控

带宽需求

极高

可降低

适配场景

通用计算

AI / DSP / 专用计算

时间缩微和逻辑折叠真正难在这里：

1）调度复杂度爆炸

谁在什么时候用哪个算子？

数据依赖如何安排？

👉 本质是编译器 + runtime 成为核心

2）频率与功耗矛盾

你要“时间折叠”，通常要：

提高频率

或提高利用率

但 功耗 ∝ 频率 × 电压²

3）存储带宽瓶颈

逻辑可以折叠，但数据不能“排队太久”，否则 τ 反而变大。

4）设计复杂度

时序收敛更难

验证难度指数级上升

可以把这套范式总结为从“晶体管中心主义” → “时延中心主义”

传统：性能 ≈ 晶体管数量

现在：性能 ≈ 有效时间利用率（1/τ）

七、一句话总结时间缩微：让计算“更快发生”逻辑折叠 ：让同一份硬件“多次使用但不变慢”

两者结合的目标是：在晶体管不再高速增长的时代，继续提升“单位面积算力密度”。所以何总说到2031年，基于“韬定律”的高端芯片晶体管密度将达到1.4纳米制程的同等水平，“时间缩微 + 逻辑折叠”不是一个单点技术突破，而是一种“范式级重心迁移”——从晶体管密度驱动，转向“时延与利用率驱动”，“时间缩微”抓住了后摩尔时代的核心变量，但它的本质不是颠覆物理极限，而是重构系统效率！这是一种非常有价值的创新，对于本土乃至全球半导体产业的突破都有重大价值！